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王肖; 鄧軍勇; 謝曉燕;
西安郵電大學(xué)電子工程學(xué)院;
西安郵電大學(xué)計(jì)算機(jī)學(xué)院;
卷積神經(jīng)網(wǎng)絡(luò); 加速器; 高效計(jì)算; 可重構(gòu); 數(shù)據(jù)復(fù)用;
機(jī)譯:單通量量子電路實(shí)現(xiàn)的可重構(gòu)加速器設(shè)計(jì)方案
機(jī)譯:Eyeriss:適用于深度卷積神經(jīng)網(wǎng)絡(luò)的節(jié)能型可重構(gòu)加速器
機(jī)譯:可變管道超低功耗粗粒可重構(gòu)的可重構(gòu)加速器實(shí)現(xiàn)和評(píng)估
機(jī)譯:基于ASIC的卷積神經(jīng)網(wǎng)絡(luò)可重構(gòu)加速器的關(guān)鍵結(jié)構(gòu)設(shè)計(jì)
機(jī)譯:在FPGA上高效實(shí)現(xiàn)反卷積神經(jīng)網(wǎng)絡(luò)的設(shè)計(jì)方法
機(jī)譯:具有多尺度濾波器的卷積神經(jīng)網(wǎng)絡(luò)的自動(dòng)化設(shè)計(jì)可實(shí)現(xiàn)經(jīng)濟(jì)高效的地震數(shù)據(jù)分類
機(jī)譯:基于自適應(yīng)粗??芍貥?gòu)陣列和處理器軟件的軟件無線電加速器的設(shè)計(jì)與實(shí)現(xiàn)
機(jī)譯:aN / sps-65(V)1雷達(dá)與sRC-6E可重構(gòu)計(jì)算機(jī)之間軟件接口的設(shè)計(jì),實(shí)現(xiàn)和測試
機(jī)譯:卷積神經(jīng)網(wǎng)絡(luò)加速器的設(shè)計(jì)與實(shí)現(xiàn)方法及裝置
機(jī)譯:卷積神經(jīng)網(wǎng)絡(luò)加速器的設(shè)計(jì)與實(shí)現(xiàn)方法和裝置
機(jī)譯:卷積神經(jīng)網(wǎng)絡(luò)的邏輯3D結(jié)構(gòu)可重構(gòu)操作加速器
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