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Flexible Partial Reconfiguration Based Design Architecture for Dataflow Computation

機譯：基于靈活的部分重配置的數(shù)據(jù)流計算設(shè)計架構(gòu)

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摘要

In this thesis research we proposed a generic semi-automatic partial reconfiguration based design methodology which takes inputs in the form of behavioral description files using C/C++/SystemC for a dataflow process and outputs partial binaries to deploy on the SoC FPGA. This methodology is coupled with a novel static design architectural framework utilizing internal block ram memory to store intermediate results. In order to prove the efficacy of the proposed methodology and architecture in terms of area and timing, we have implemented JPEG Encoder from S2CBench v.2.0 spatially and then with partial reconfiguration design methodologies. The proposed design method abbreviated as PRBRAM where internal FPGA on-chip memory is used to store intermediate results when time multiplexing kernels and PRDDR is a partial reconfiguration based design method utilizing external off-chip DDR memory. The reconfiguration time is a critical parameter determining the performance of DPR designs. Reconfiguration time depends on the area of Reconfigurable Partition (RP) and the generated partial bitstream. Thus, we study and prove experimentally considering equal area of RP for both PRBRAM & PR DDR, that the proposed former method is runtime and latency efficient compared to the latter. We also examine and study the effects of variations on reconfigurable partition area on running time, considering different number of reconfigurations required for the application on the proposed architecture PRBRAM. We prove that the implementation with the proposed Architecture PRBRAM is area efficient compared to spatial implementation with LUT area savings upto 21.20 % and FF area savings up to 30.41 % for 1598.896 KB as partial bitstream size. These %'s are including the additional resources utilized by proposed static architecture. We also have seen an improvement in average hardware running of 0.529363s against PRDDR..
機譯：在本文的研究中，我們提出了一種基于半自動部分重配置的通用設(shè)計方法，該方法使用C / C ++ / SystemC以行為描述文件的形式輸入數(shù)據(jù)流，并輸出部分二進制文件以部署在SoC FPGA上。這種方法與一種新穎的靜態(tài)設(shè)計架構(gòu)框架結(jié)合在一起，該架構(gòu)利用內(nèi)部模塊內(nèi)存來存儲中間結(jié)果。為了證明所提出的方法和體系結(jié)構(gòu)在面積和時序方面的有效性，我們從空間上從S2CBench v.2.0實現(xiàn)JPEG編碼器，然后使用部分重新配置設(shè)計方法。所提出的設(shè)計方法縮寫為PRBRAM，其中，當(dāng)使用時分復(fù)用內(nèi)核時，內(nèi)部FPGA片上存儲器用于存儲中間結(jié)果，而PRDDR是利用外部片外DDR存儲器的基于部分重新配置的設(shè)計方法。重新配置時間是決定DPR設(shè)計性能的關(guān)鍵參數(shù)。重新配置時間取決于可重新配置分區(qū)（RP）的區(qū)域和生成的部分比特流。因此，我們研究并證明了在考慮PRBRAM和PR DDR均等的RP的情況下，與后者相比，前一種方法在運行時間和延遲方面均有效。我們還研究并研究了變化對可重配置分區(qū)區(qū)域的運行時間的影響，同時考慮了在提議的體系結(jié)構(gòu)PRBRAM上應(yīng)用所需的不同數(shù)量的重配置。我們證明，與空間實現(xiàn)相比，與1598.896 KB的部分位流大小相比，LUT的面積節(jié)省高達21.20％，F(xiàn)F的面積節(jié)省高達30.41％，與空間實現(xiàn)相比，所提出的Architecture PRBRAM實現(xiàn)了區(qū)域效率。這些％包括建議的靜態(tài)體系結(jié)構(gòu)使用的其他資源。我們還發(fā)現(xiàn)，相對于PRDDR，平均硬件運行速度提高了0.529363s。

著錄項

  • 作者

    Shah, Mihir.;

  • 作者單位

    The University of Texas at Dallas.;

  • 授予單位 The University of Texas at Dallas.;
  • 學(xué)科 Electrical engineering.
  • 學(xué)位 M.S.E.E.
  • 年度 2018
  • 頁碼 107 p.
  • 總頁數(shù) 107
  • 原文格式 PDF
  • 正文語種 eng
  • 中圖分類 康復(fù)醫(yī)學(xué);
  • 關(guān)鍵詞

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