摘要： 基于GF 0.18 um CMOS工藝,設(shè)計并實現(xiàn)了ASIC芯片中的重要組成部分?閾值產(chǎn)生與調(diào)節(jié)電路,包括DAC模塊和基于SPI慢控接口模塊的控制模塊。為了有效減少ASIC芯片版圖面積、降低功耗,同時提高調(diào)節(jié)精度,提出通過組合高、低兩個4位的DAC實現(xiàn)一個8位DAC的閾值調(diào)節(jié),其中多個通道復(fù)用一個高4位DAC進行閾值粗調(diào),每通道各自包含一個低4位DAC進行閾值細(xì)調(diào)。SPI慢控接口模塊不僅實現(xiàn)對8位DAC輸入的控制來調(diào)節(jié)觸發(fā)閾值,還能夠控制前放的增益和成型時間的檔位。測試結(jié)果表明:DAC模塊的DNL<0.10 LSB;INL<0.18 LSB;閾值粗調(diào)范圍約為900 mV;閾值細(xì)調(diào)范圍約為60 mV,精度誤差小于7%,可滿足ASIC芯片中的甄別器對閾值調(diào)節(jié)的需求。

摘要： 射線探測、粒子探測技術(shù)在天體物理學(xué)科中的應(yīng)用日漸廣泛,伴隨著高性能、低功耗、并發(fā)探測規(guī)模等標(biāo)準(zhǔn)的提升,對讀出電子學(xué)邏輯設(shè)計提出了更高的要求。設(shè)計了一種基于ASIC+ZYNQ架構(gòu)的多通道讀出電子學(xué)邏輯設(shè)計方案。ASIC的高集成度減小了系統(tǒng)體積,降低了系統(tǒng)功耗,保障了多通道采集的良好一致性;ZYNQ的PL端具有并行處理能力,有效滿足了多通道同步讀出數(shù)據(jù)的需求;片內(nèi)AXI-DMA高速總線以及千兆以太網(wǎng)接口保障了并行數(shù)據(jù)的匯總和實時上報。仿真與測試驗證表明,系統(tǒng)能夠?qū)Χ嗤ǖ罃?shù)據(jù)進行讀出,噪聲基線為35~65 mV,較好滿足了設(shè)計需求,具備靈活的擴展能力,對類似探測器讀出系統(tǒng)設(shè)計具有一定的參考價值。

摘要： 本文提出了一種利用Radix-2;FFT算法實現(xiàn)的可配置點數(shù)的FFT處理器硬件實現(xiàn)結(jié)構(gòu)。Radix-2;FFT算法最后一級碟形運算單元可以選擇碟形1或者碟形1/碟形2,從而可以完成任意2n點FFT運算。據(jù)此提出可配置點數(shù)的FFT硬件結(jié)構(gòu),采用串行流水線單路延時置換結(jié)構(gòu),完成2048~256序列點數(shù)的可配置FFT處理器ASIC設(shè)計。芯片測試結(jié)果驗證了基于Radix-2;算法的可配置點數(shù)FFT硬件結(jié)構(gòu)可以完成4096~256點數(shù)頻譜分析,4096點FFT計算時間少于90.02us,運算精度SQNR可以達(dá)到50.65dB,滿足運用需求。

摘要： 在不同安全等級的網(wǎng)絡(luò)中,由于缺乏標(biāo)準(zhǔn)的氣象信息傳輸機制,數(shù)據(jù)難以有效安全交互.結(jié)合多樣的業(yè)務(wù)應(yīng)用需求,基于“2+1”模型結(jié)構(gòu),設(shè)計了物理隔離網(wǎng)絡(luò)間的氣象業(yè)務(wù)數(shù)據(jù)流可信交互框架體系,部署在氣象內(nèi)網(wǎng)和其他網(wǎng)絡(luò)的DMZ區(qū),跨區(qū)域?qū)崿F(xiàn)數(shù)據(jù)安全傳輸和共享.文中首先介紹了可信交互的體系架構(gòu),然后結(jié)合具體氣象業(yè)務(wù)需求開展了應(yīng)用研究,最后進行了系統(tǒng)功能、性能和安全測試,并對可信交互架構(gòu)的傳輸瓶頸和帶寬利用率進行了分析.該研究對應(yīng)用可信交互架構(gòu)提高異構(gòu)網(wǎng)絡(luò)間數(shù)據(jù)流的傳輸效率具有指導(dǎo)意義.

摘要： 隨著在線教育平臺的迅速發(fā)展,集成電路設(shè)計類專業(yè)實驗課程的教學(xué)方式已不再滿足當(dāng)下教育的需求。將傳統(tǒng)課堂教學(xué)與網(wǎng)絡(luò)教學(xué)有機融合,并汲取翻轉(zhuǎn)課堂教學(xué)的優(yōu)勢,構(gòu)建了“課堂教學(xué)-課外實驗、自由討論-課堂小組討論”的混合式教學(xué)模式。實施效果表明該教學(xué)模式能有效提高學(xué)生的學(xué)習(xí)自主性和對知識的掌握程度,為培養(yǎng)集成電路行業(yè)人才,彌補國家集成電路行業(yè)的人才缺口奠定了基礎(chǔ)。

摘要： 智慧交通系統(tǒng)中總線控制器可以實現(xiàn)紅綠燈的智能控制,可將信息臺與紅綠燈驅(qū)動板相連接,避免路口改造時重新破路改線.根據(jù)智慧交通的實際應(yīng)用特點確定總線控制器的設(shè)計方案,實現(xiàn)了控制鏈路上總線控制器的ASIC設(shè)計與仿真.本設(shè)計體積小、集成度高,較普通總線控制器不但通信信道增多、可處理信息量增大,同時性能更穩(wěn)定,滿足當(dāng)前智慧交通的需求.

摘要： 全球科技變革的當(dāng)下,AI、5G與AIoT時代的大門緩緩開啟,眾多新技術(shù)、新應(yīng)用、新產(chǎn)品潛移默化推動人們數(shù)字生活變革的同時,各類定制化芯片開始嶄露頭角。在以數(shù)據(jù)為驅(qū)動的第五波計算浪潮下,ASIC與FPGA定制芯片開始頻繁出現(xiàn)在人們眼前,對于習(xí)慣了CPU、GPU等芯片的大眾而言,ASIC與FPGA芯片多少有些陌生,但對于整個半導(dǎo)體產(chǎn)業(yè)而言,ASIC與FPGA卻代表著方向與未來……

摘要： 高性能快速傅里葉變換(FFT)處理器在雷達(dá)與通信等實時信號處理系統(tǒng)中具有廣泛的應(yīng)用場景.本文通過優(yōu)化無沖突訪存規(guī)則,結(jié)合基-2和基-8時域抽取的FFT算法,設(shè)計了一種高性能的混合基FFT處理器.該處理器采用基于存儲的架構(gòu),主要組成單元包括蝶形運算單元,存儲單元和控制單元.通過優(yōu)化無沖突訪存規(guī)則以及旋轉(zhuǎn)因子生成方案,提高計算速度和硬件效率。在SMIC 40nm標(biāo)準(zhǔn)CMOS工藝下,FFT處理器工作主頻超過500 MHz,核心面積為1.76×0.85 mm~2,且計算結(jié)果信噪比超過136 dB.在32K點FFT計算任務(wù)下,計算速度相比同類型FFT處理器提高約4倍.

摘要： A side-channel attack(SCA)-resistant AES S-box implementation is proposed,which is an improvement from the power-aware hiding(PAH)S-box but with higher security and a smaller area.We use the composite field approach and apply the PAH method to the inversion in the nonlinear kernel and a masking method to the other parts.In addition,a delaymatched enable control technique is used to suppress glitches in the masked parts.The evaluation results show that its area is contracted to 63.3%of the full PAH S-box,and its power-delay product is much lower than that of the masking implementation.The leakage assessment using simulation power traces concludes that it has no detectable leakage under t-test and that it at least can thwart the moment-correlation analysis using 665000 noiseless traces.

摘要： 當(dāng)前市售PROFIBUS-PA設(shè)備的總線接口電路設(shè)計多采用FPGA(或MCU)和進口專用集成電路芯片ASIC實現(xiàn),存在價格昂貴、可選芯片單一等問題.經(jīng)過對PROFIBUS-PA總線接口電路的研究,提出采用FPGA和自搭建MAU電路實現(xiàn)的PA總線接口電路.該電路具有成本低、可選器件豐富的優(yōu)點.經(jīng)過測試,該電路可應(yīng)用于PROFIBUS-PA現(xiàn)場總線設(shè)備,且所有關(guān)鍵器件都有國產(chǎn)型號可供選擇,為核電站DCS現(xiàn)場總線設(shè)備的國產(chǎn)化提供了解決方案.

摘要： 本文通過研究CMMB的協(xié)議標(biāo)準(zhǔn)，針對其特殊的幀結(jié)構(gòu)，提出了一種適合于CMMB系統(tǒng)接收機載波同步的方案。該方案利用了時域同步的快速性和頻域同步的精確性，采取了時頻聯(lián)合載波同步。首先在時域糾正小數(shù)頻偏，消除ICI的影響；小數(shù)頻偏校正完的數(shù)據(jù)經(jīng)過FFT，在頻域通過連續(xù)導(dǎo)頻自相關(guān)求峰值，解出整數(shù)頻偏；然后在頻域再對整數(shù)頻偏和小數(shù)頻偏補償過后的數(shù)據(jù)進行剩余載波頻偏的跟蹤。本文采用Verilog語言實現(xiàn)了具體的硬件電路，并運用流水線和模塊復(fù)用技術(shù)，進行了電路的優(yōu)化，通過FPGA的驗汪，證明了該算法硬件結(jié)構(gòu)性能的實用性和優(yōu)越性。

摘要： 本文通過研究CMMB的協(xié)議標(biāo)準(zhǔn)，針對其特殊的幀結(jié)構(gòu)，提出了一種適合于CMMB系統(tǒng)接收機載波同步的方案。該方案利用了時域同步的快速性和頻域同步的精確性，采取了時頻聯(lián)合載波同步。首先在時域糾正小數(shù)頻偏，消除ICI的影響；小數(shù)頻偏校正完的數(shù)據(jù)經(jīng)過FFT，在頻域通過連續(xù)導(dǎo)頻自相關(guān)求峰值，解出整數(shù)頻偏；然后在頻域再對整數(shù)頻偏和小數(shù)頻偏補償過后的數(shù)據(jù)進行剩余載波頻偏的跟蹤。本文采用Verilog語言實現(xiàn)了具體的硬件電路，并運用流水線和模塊復(fù)用技術(shù)，進行了電路的優(yōu)化，通過FPGA的驗汪，證明了該算法硬件結(jié)構(gòu)性能的實用性和優(yōu)越性。

摘要： 本文通過研究CMMB的協(xié)議標(biāo)準(zhǔn)，針對其特殊的幀結(jié)構(gòu)，提出了一種適合于CMMB系統(tǒng)接收機載波同步的方案。該方案利用了時域同步的快速性和頻域同步的精確性，采取了時頻聯(lián)合載波同步。首先在時域糾正小數(shù)頻偏，消除ICI的影響；小數(shù)頻偏校正完的數(shù)據(jù)經(jīng)過FFT，在頻域通過連續(xù)導(dǎo)頻自相關(guān)求峰值，解出整數(shù)頻偏；然后在頻域再對整數(shù)頻偏和小數(shù)頻偏補償過后的數(shù)據(jù)進行剩余載波頻偏的跟蹤。本文采用Verilog語言實現(xiàn)了具體的硬件電路，并運用流水線和模塊復(fù)用技術(shù)，進行了電路的優(yōu)化，通過FPGA的驗汪，證明了該算法硬件結(jié)構(gòu)性能的實用性和優(yōu)越性。

摘要： 本文通過研究CMMB的協(xié)議標(biāo)準(zhǔn)，針對其特殊的幀結(jié)構(gòu)，提出了一種適合于CMMB系統(tǒng)接收機載波同步的方案。該方案利用了時域同步的快速性和頻域同步的精確性，采取了時頻聯(lián)合載波同步。首先在時域糾正小數(shù)頻偏，消除ICI的影響；小數(shù)頻偏校正完的數(shù)據(jù)經(jīng)過FFT，在頻域通過連續(xù)導(dǎo)頻自相關(guān)求峰值，解出整數(shù)頻偏；然后在頻域再對整數(shù)頻偏和小數(shù)頻偏補償過后的數(shù)據(jù)進行剩余載波頻偏的跟蹤。本文采用Verilog語言實現(xiàn)了具體的硬件電路，并運用流水線和模塊復(fù)用技術(shù)，進行了電路的優(yōu)化，通過FPGA的驗汪，證明了該算法硬件結(jié)構(gòu)性能的實用性和優(yōu)越性。

摘要： 本文通過研究CMMB的協(xié)議標(biāo)準(zhǔn)，針對其特殊的幀結(jié)構(gòu)，提出了一種適合于CMMB系統(tǒng)接收機載波同步的方案。該方案利用了時域同步的快速性和頻域同步的精確性，采取了時頻聯(lián)合載波同步。首先在時域糾正小數(shù)頻偏，消除ICI的影響；小數(shù)頻偏校正完的數(shù)據(jù)經(jīng)過FFT，在頻域通過連續(xù)導(dǎo)頻自相關(guān)求峰值，解出整數(shù)頻偏；然后在頻域再對整數(shù)頻偏和小數(shù)頻偏補償過后的數(shù)據(jù)進行剩余載波頻偏的跟蹤。本文采用Verilog語言實現(xiàn)了具體的硬件電路，并運用流水線和模塊復(fù)用技術(shù)，進行了電路的優(yōu)化，通過FPGA的驗汪，證明了該算法硬件結(jié)構(gòu)性能的實用性和優(yōu)越性。

摘要： 本文介紹了一種可以應(yīng)用于MEMS加速度傳感計測量系統(tǒng)的高分辨率∑△調(diào)制器。電路設(shè)計采用二階單環(huán)結(jié)構(gòu),并且在調(diào)制器的第一個積分器中應(yīng)用斬波穩(wěn)定技術(shù)(CHS)降低1/f噪聲。文章仿真結(jié)果證實斬波穩(wěn)定技術(shù)可以很大程度提高調(diào)制器的電路性能。

摘要： 本文介紹了一種可以應(yīng)用于MEMS加速度傳感計測量系統(tǒng)的高分辨率∑△調(diào)制器。電路設(shè)計采用二階單環(huán)結(jié)構(gòu),并且在調(diào)制器的第一個積分器中應(yīng)用斬波穩(wěn)定技術(shù)(CHS)降低1/f噪聲。文章仿真結(jié)果證實斬波穩(wěn)定技術(shù)可以很大程度提高調(diào)制器的電路性能。

摘要： 本文介紹了一種可以應(yīng)用于MEMS加速度傳感計測量系統(tǒng)的高分辨率∑△調(diào)制器。電路設(shè)計采用二階單環(huán)結(jié)構(gòu),并且在調(diào)制器的第一個積分器中應(yīng)用斬波穩(wěn)定技術(shù)(CHS)降低1/f噪聲。文章仿真結(jié)果證實斬波穩(wěn)定技術(shù)可以很大程度提高調(diào)制器的電路性能。

摘要： 本文介紹了一種可以應(yīng)用于MEMS加速度傳感計測量系統(tǒng)的高分辨率∑△調(diào)制器。電路設(shè)計采用二階單環(huán)結(jié)構(gòu),并且在調(diào)制器的第一個積分器中應(yīng)用斬波穩(wěn)定技術(shù)(CHS)降低1/f噪聲。文章仿真結(jié)果證實斬波穩(wěn)定技術(shù)可以很大程度提高調(diào)制器的電路性能。

摘要： 本文介紹了一種可以應(yīng)用于MEMS加速度傳感計測量系統(tǒng)的高分辨率∑△調(diào)制器。電路設(shè)計采用二階單環(huán)結(jié)構(gòu),并且在調(diào)制器的第一個積分器中應(yīng)用斬波穩(wěn)定技術(shù)(CHS)降低1/f噪聲。文章仿真結(jié)果證實斬波穩(wěn)定技術(shù)可以很大程度提高調(diào)制器的電路性能。

摘要： 本發(fā)明實施例公開了一種ASIC芯片實現(xiàn)方法及ASIC芯片，包括：以ASIC芯片對應(yīng)的RTL代碼作為輸入，運用邏輯綜合工具將芯片功能邏輯綜合成反熔絲查找表標(biāo)準(zhǔn)單元網(wǎng)表；將所述網(wǎng)表中的所有反熔絲查找表標(biāo)準(zhǔn)單元，增加統(tǒng)一的編程控制電路；將增加編程控制電路后的網(wǎng)表，基于常規(guī)的版圖設(shè)計流程得出符合目標(biāo)工藝的GDS版圖，并根據(jù)所述GDS版圖制造硅芯片；以所述硅芯片的編程控制電路的輸入端作為編程控制接口，對所述硅芯片中的所有反熔絲查找表標(biāo)準(zhǔn)單元進行編程，本實施例這種在硅后對反熔絲查找表標(biāo)準(zhǔn)單元進行編程的方式，保障芯片的核心邏輯不受木馬電路的干擾或破壞，保證核心私密數(shù)據(jù)的安全存儲不被后門電路竊取。

摘要： 本申請?zhí)峁┝艘环N電子煙硅咪的ASIC芯片及其ASIC芯片的處理方法，包括：電容檢測模塊、主控算法模塊、輸出驅(qū)動模塊，所述電容檢測模塊用于獲取電子煙硅咪中的微機電系統(tǒng)MEMS電容芯片的當(dāng)前電容值，根據(jù)所述當(dāng)前電容值和原始電容值獲取減少量，主控算法模塊根據(jù)所述減少量與預(yù)設(shè)的電容變化閾值的關(guān)系判斷所述減少量的類型，將所述類型發(fā)送到輸出驅(qū)動模塊，輸出驅(qū)動模塊根據(jù)所述類型發(fā)送到對應(yīng)的微控制單元MCU。本發(fā)明實施例的電子煙硅咪可以檢測出不同的類型，避免了因風(fēng)引起的電子煙的誤吸行為，提高了電子煙的使用體驗。

摘要： 本申請?zhí)峁┝艘环N電子煙硅咪的ASIC芯片及其吸煙過程中ASIC芯片的處理方法，包括：電容檢測模塊、主控算法模塊、放電模塊，所述電容檢測模塊用于獲取電子煙硅咪中的微機電系統(tǒng)MEMS電容芯片的當(dāng)前電容值，根據(jù)所述當(dāng)前電容值和原始電容值獲取減少量，主控算法模塊判斷所述減少量是否超過預(yù)設(shè)的電容變化閾值，如果超過，則控制所述放電模塊進行放電，所述放電模塊通過放電在寬電壓域內(nèi)對電子煙的煙油進行加熱。本發(fā)明實施例的電子煙硅咪的檢測更加準(zhǔn)確，保證用戶在使用電子煙時，不會因電壓的變化影響吸煙感受，提高了電子煙的使用體驗。

摘要： 本發(fā)明實施例公開了一種ASIC芯片實現(xiàn)方法及ASIC芯片，包括：以ASIC芯片對應(yīng)的RTL代碼作為輸入，運用邏輯綜合工具將芯片功能邏輯綜合成反熔絲查找表標(biāo)準(zhǔn)單元網(wǎng)表；將所述網(wǎng)表中的所有反熔絲查找表標(biāo)準(zhǔn)單元，增加統(tǒng)一的編程控制電路；將增加編程控制電路后的網(wǎng)表，基于常規(guī)的版圖設(shè)計流程得出符合目標(biāo)工藝的GDS版圖，并根據(jù)所述GDS版圖制造硅芯片；以所述硅芯片的編程控制電路的輸入端作為編程控制接口，對所述硅芯片中的所有反熔絲查找表標(biāo)準(zhǔn)單元進行編程，本實施例這種在硅后對反熔絲查找表標(biāo)準(zhǔn)單元進行編程的方式，保障芯片的核心邏輯不受木馬電路的干擾或破壞，保證核心私密數(shù)據(jù)的安全存儲不被后門電路竊取。

摘要： FPGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，涉及集成電路技術(shù)。本發(fā)明將SRAM型FPGA中的IO單元去除配置SRAM，作為結(jié)構(gòu)化ASIC的IO單元；將SRAM型FPGA中的CLB去除配置SRAM，作為結(jié)構(gòu)化ASIC的邏輯單元；邏輯單元之間，以及邏輯單元與IO單元之間的互聯(lián)線為定制的金屬連線；通過前述步驟形成結(jié)構(gòu)化ASIC。本發(fā)明的有益效果是，能夠在FPGA的開發(fā)平臺上完成結(jié)構(gòu)化ASIC的開發(fā)工作，從而大大的提高了開發(fā)效率，降低了結(jié)構(gòu)化ASIC的開發(fā)成本。

摘要： 本發(fā)明涉及圖像處理技術(shù)領(lǐng)域，具體涉及一種圖像壞點動態(tài)校正及其ASIC實現(xiàn)方法及系統(tǒng)，包括以下步驟：獲取待處理圖像，并判斷該圖像當(dāng)前的顏色通道；根據(jù)當(dāng)前顏色通道，選取需要參與計算的鄰域的像素點；計算當(dāng)前中心像素點與鄰域像素點的差值，并分別與閾值進行比較；根據(jù)比較的結(jié)果判斷當(dāng)前像素點是否為壞點，若為壞點，進行校正。本發(fā)明可以動態(tài)檢測和校正圖像壞點；可以根據(jù)不同的顏色通道選擇不同的檢測閾值；可以根據(jù)不同的壞點類型選擇不同的檢測閾值；可以根據(jù)不同的應(yīng)用場景，選擇不同的校正方法；同時利于ASIC實現(xiàn)。

摘要： 本發(fā)明公開一種電源重置電路、ASIC芯片及麥克風(fēng)，該電源重置電路包括：電源輸入端，用于接入電源電壓；前級電源檢測電路，其檢測端與電源輸入端連接；前級電源檢測電路，用于在檢測到接入的電源電壓大于預(yù)設(shè)電壓閾值，且電源電壓大于預(yù)設(shè)電壓閾值的維持時間大于或者預(yù)設(shè)時間時，輸出重置觸發(fā)信號；后級電源重置電路，后級電源重置電路的受控端與前級電源檢測電路的輸出端連接，后級電源重置電路的輸入端與電源輸入端連接；后級電源重置電路，用于在接收到重置觸發(fā)信號時，將接入的電源電壓轉(zhuǎn)換為延遲輸入電壓，并在延遲輸入電壓大于或者等于預(yù)設(shè)臨界電壓時輸出電源重置信號。本發(fā)明解決了電源重置電路誤觸發(fā)的問題。

摘要： 本發(fā)明涉及一種壓電蜂鳴器ASIC驅(qū)動電路，包括基準(zhǔn)穩(wěn)壓源、鋸齒波發(fā)生器、比較整形電路、電平轉(zhuǎn)移電路和H橋驅(qū)動電路，所述基準(zhǔn)穩(wěn)壓源、鋸齒波發(fā)生器和比較整形電路構(gòu)成恒流源；所述基準(zhǔn)穩(wěn)壓源輸入端接外接電源VDD，輸出端與鋸齒波發(fā)生器和比較整形電路連接；所述鋸齒波發(fā)生器、比較整形電路、電平轉(zhuǎn)移電路和H橋驅(qū)動電路依次連接；所述H橋驅(qū)動電路設(shè)置兩個輸出端Vout1、Vout2。本發(fā)明工作電壓寬廣，輸出驅(qū)動頻率可調(diào)，可以實現(xiàn)單端或雙端驅(qū)動應(yīng)用。

摘要： 本發(fā)明涉及圖像處理技術(shù)領(lǐng)域，具體涉及一種圖像細(xì)節(jié)增強及其ASIC實現(xiàn)方法及系統(tǒng)，包括以下步驟：S1初始化，輸入待處理圖像，對輸入圖像進行參數(shù)可配的加權(quán)均值濾波；S2計算當(dāng)前中心像素點與均值濾波輸出之間的差值，并查表得到差值增益系數(shù)和灰度增益系數(shù)；S3結(jié)合S1中加權(quán)均值濾波輸出及S2中差值輸出和兩個增益系數(shù)，計算細(xì)節(jié)增強輸出結(jié)果。本發(fā)明可以根據(jù)當(dāng)前像素點的像素值調(diào)整細(xì)節(jié)增益，有效解決圖像細(xì)節(jié)增強中的過沖和下沖問題；可以根據(jù)不同的應(yīng)用場景，選擇不同的濾波系數(shù)，根據(jù)不同的應(yīng)用場景，選擇不同的增益曲線，在YUV域中只在Y通道進行細(xì)節(jié)增強，有效減小計算量，利于ASIC實現(xiàn)。

摘要： 本發(fā)明公開了信號處理ASIC電路及微機電系統(tǒng)骨振動傳感器，屬于傳感器技術(shù)領(lǐng)域，信號處理ASIC電路，包括VAD模塊和中斷接口；VAD模塊，用于識別語音信號；中斷接口，在VAD模塊檢測到語音信號時，用于將中斷電平信號輸出；VAD模塊的輸出端接入中斷接口的輸入端，中斷接口的輸出端與外部設(shè)備連接，輸出中斷電平信號；該電路包含了中斷接口和VAD模塊，有利于系統(tǒng)整體功耗最優(yōu)化。本發(fā)明的包括信號處理ASIC電路的微機電系統(tǒng)骨振動傳感器，對外界環(huán)境音隔離度更高。